jaiiHCb ошибочная. Выходы триггеров регистра устанавливаются в О, если вход СО подключается к напряжению Usl. Если вход СО отключен, то входы регистров устанавливаются в состояние 011111111 (О соответствует позиции младшего бита в слове). При управлении входом СО иа входе SR в обоих случаях необходимо установить 0.

Работа микросхемы прн выполнении основных операций показана в табл. 10.42. Запись в память запрещена, если сигнал на входе EVCAX илн EWB=\. Считывание из памяти в регистр данных запрещено и содержимое ие изменяется, если сигналы синхрони-зацни на входах SYNA = \ нли SYNB=\. Передача содержимого нз регистров данных запрещена, если сигнал на входе EAD=\ или £Й0=1.

При выполнении операции считывания возможны три режима работы. В режиме разрешенного доступа EAD=Q нлн EBD = 0 выполняется передача содержимого регистров данных иа шину AD нли BD. В режиме адресной выборки при выполнении операции считывания адресные входы выбирают ячейку па-

мяти и после определенной задержки на шине появляются данные при установлении лог. О иа входах SYNA, SYNB и EAD, ЕАВ. В треть-ем режиме происходит считывание данных прн SYNA = 0 нлн SYNB = 0. Для этого адреса ячейки должны быть выбраны заранее, и если EAD = 0 илн ЕАВ = 0, то на шине AD или BD появляются данные. Выбранные из матрицы данные запоминаются в регистре данных АР

(табл. 10.43) при переходе SYNA или SYNB из О в 1. Запись данных в регистр BD описывается аналогичной таблицей. Выполнение операции записи производится от внешних источников данных прн £ДР= 1 и ЕВ1)=\. Однако входы EAD и EBD должны быть в открытом состоянии, если источником записываемой информации является внутренний регистр данных AD нли BD. Входы шины адреса открываются раньше входов, разрешающих запись, для того, чтобы четность адреса можно было проверить и не разрешить запись при наличии ошибки (табл. 10.44).

Информация с шнны данных записывается в ячейку памяти, когда разрешающий запись вход EVIA = 0 нли £15 = 0. Информация ие

Усилители ванных AS

AAt-AAS

Дешифратор адресов АА

влок контроля четности авреса МА и донных

Триггер ошиВки

9

Рормиродатели записи ванных АВ

Усилители данных

РармироВвтели звпиои данних ВВ

Матрица памяти двойного доступа (32>S)

Усилители считыдония данных AS

Усилители считывания данних ВВ

Регистр ванных АВ

влок сравнения адресод

Дешифратор адресов ВА

BAI-8AS

Влок контроля четности адреса ВЛ и ванных

триггер ошиВки

Примечания. 1. МАО-MAS представляют данные в матрице памяти в ячейке адресуемой с помощью AAI-AA5.

2. MBO-MBS представляют даниь

3. X - состояние ие определено;

ные в матрице памяти в ячейке, адресуемой с помощью BAI-BA5. -> - состояние ие изменяется.

должна изменяться в течение времени установки, хранения и перехода напряжения иа

входах EWA, EWB из Uoh в Uol. Триггеры ошибки выдают ошибку четности адреса или данных при EWA = l илн EWB=\. Кроме того, информацию можно считывать из регистра данных сигналом синхронизации той же шииы, по которой производилась запись. Ошибочная запись данных в матрицу памяти возможна при условии, что обе шины данных {AD и BD) записывают по одному адресу. Ошибочная запись возникает также, когда запись производится из одной шииы данных, например

AD, а синхросигнал появляется на входе регистра данных другой шины, например BD.

Если синхросигнал остается в состоянии лог. О, достаточно длительное время после появления управляющего импульса разрешения

записи на входах EWA (EWB), то содержимое регистров корректируется данными из матрицы и ошибки четности не возникает. Ошибка возникает в том случае, когда SYNA = 1 или SYNB=\ во время появления всех единиц в регистре данных, так как все единицы являются признаком нечетности. Сигнал на выходе микросхемы EG-ER=0, когда

Адреса АА0-ЛА5 (ВАО-ВАЗ)

вихоВы Ванныи

ADO-AOS (ВРО-вРв) - ЕКА

ТактоВый

Sj импульс * eQ

tEJl

{ЁМ1.

S YNA {SYNB) валтен Выть В состоянии лвг.О при чтении;

ЕКА{ЕКВ) переходит Опог-Опри наличии ошиВки четности

а\Г-7ав г-

(BAO-.BAS)[ isu , Гактовбш , t/ ША{ЁШ)-

ВхоВы данных

ADO - ADB-

(ВЛО-ВВв)-

импульс

ИНЫХ

£0-

50 о/а

ERA {ERB) перехаЗит В лог. 0 при наличии ошиВки четности 6)

EADI.EBD)-

Выховы ванных АПО-АРв (ВВО-ВОВ)

Jfsoi

I. I

J<50%

Рис. 10.20. Временные диаграммы работы микросхемы в режимах выбора адреса - считывания (а), записи по выбранному адресу (б) и считывания при разрешении выбора (в) Микропрогроммноя память i

Задержки Регистр поточной оЪроВатки

JL поле кторпе Г ] Tffohf

г-1>]-ЙЖТЖltolBiTJoX Jfl.T Jj.-jПоле \ орле] саста-

Четность

ь\А7сиоЛ\ТниГ

1 Ucci

МО AMAAS ВАО ВА1ВА5 ewA lAbW-

ewB svHA

АШ

A,-Am

SYHg

Четность

AAOAAI-AAS BAO tAt-BAS JAd

CWB SVHA

К1800РП6

evoo evof-BBoB

* m

SYHB

AMI-AUOS

четность

четность

Входная шока Выходная шина

Рис. 10.21. Пример подключения двух микросхем К1800РП6 в блоке регистров процессора

примечания. 1. X - состояние ие определе-

2. Информация фиксируется, когда SYNA = l. 3 Считывание с усилителя AD разрешено с выходов регистра AD при SYNA-0.

Таблица 10.44

примечания. 1. Запись 1 ->- О или О ->- I означает переход сигнала из лог. 1 в лог. О или наоборот.

2. X - состояние ие определено; -> - состояние не изменяется.

Таблица 10.45

примечание. X - состояние ие определено.