осуществить обмен массивом данных между памятью и периферийными устройствами без дальнейшего вмешательства процессора.

Каждый из четырех каналов микросхемы обеспечивает адресацию (путем иикрементиро-вания выработанного адреса) внешней па.мяти массивами объемом до 16К байт с возможностью задания любого из 64К начальных адресов.

Условное графическое обозначение микросхемы приведено на рнс. 3.31, назначение выводов - в табл. 3.23, структурная схема показана на рис. 3.32.

Каналы приема запросов ПД предназначе-иы для приема и привязки несинхронных сигналов прямого доступа к памяти DRQO- DRQ3, маскирования входов и выдачи сигналов подтверждения запроса прямого доступа

к памяти DACK0-DACK3. Каждый канал принимает запрос через свой вход DRQ и выдает сигнал Подтверждение запроса ПД через соответствующий выход.

Устройство управления управляет последовательностью операций в течение всех циклов ИД путем генерации соответствующих управляющих сигналов. Устройство осуществляет переход микросхемы из состояния ожидания в состояние обслуживания по сигналу HLDA, поступившему из процессора, вырабатывает и передает внешние сигналы на следующие выводы:

выход HRQ (запрос захвата) запрашивает управление системной шиной. В системе с одной микросхемой этот выход должен быть подключен ко входу Захват микросхемы КР5вОВМ80А;

вход HLDA (подтверждение захвата) получает от КР580ВМ80А сигнал, который свидетельствует, что микросхема КР5®0ВТ57 может приступать к управлению системными шинами,

вход С (тактовый сигнал), на который подаются тактовые импульсы С2 от тактового генератора микропроцессорной системы,

выход STBA (стробирующий сигнал адреса) стробирует старший байт адреса памяти, передаваемый через шину данных;

выход АЕ (разрешение адреса) указывает системе, что происходят циклы ПД. Он может быть использован в системе для блокировки адресной шины в устройствах, не участвующих ч ПД;

выход ТС (конец счета) указывает выбранному в настоящий момент периферийному устройству, что текущий цикл ПД должен быть последним для этого массива данных. Если разряд разрешения КС-стоп в регистре режима (РгР) установлен в 1, то выбранный канал бул,ет автоматически запрещен в конце этого цикла ПД, т. е. в конце передачи массива данных Вывод активизируется (устанавливается в 1), когда содержимое 14-разрядного регистра циклов (РгЦ) в данном канале устанавливается в 0. 14 разрядов РгЦ должны быть загружены числом N- 1, где /V- нужное число циклон ПД.

Л7-НС

<1Ф

АО А! 4? А}

М AS AS

няа.

STBA

Канал О

К а Uf 1

то Шко

ffrnt

таг ШШ

BKQS

- I ,. J Нана 7

Рис. 3.32. Структурная схема КР580ВТ57

выход М128 (маркер по модулю 128) указывает выбранному периферийному устройству, что текущий цикл ПД является 128-м или кратным 128 от конца массива данных. Если общее число циклов ПД делится на 128 и РгЦ загружен числом n-1, то сигнал М128 появляется на 12в-м и каждом кратном 128 цикле от конца массива данных,

вход RDY (готовность) асинхронный и используется для удлинения циклов записи d память (чтение из памяти) путем ввода микросхемы с помощью сигнала Готовность в состояние ожидания, если выбранная память требует более длинных циклов.

выводы АО-A3 - адресные шины. Они являются трехстабильиыми выходами и устанавливают разряды О-3 16-разрядного адреса памяти, генерируемого микросхемой во время всех циклов ПД.

Схема установки режима хранит информацию о запрограммированных режимах: автозагрузки; КС-стоп; удлиненной записи: обычной записи; циклического сдвига приоритетов: фикснрованиого приоритета. Кроме того, разряды О-3 регистра установки режима разрешают работу каждого из каналов. Регистр установки режима обычно загружается после того, как установлены регистр адреса (РгА) и регистр циклов (РгЦ).

Регистр установки режима сбрасывается путем подачи сигнала иа вход RS, что привод11г к запрету работы всех каналов во всех режимах и предотвращает конфликты на шинах при подаче напряжения питания.

Пользоваться каналами запрещается до тех пор, пока РгА и РгЦ не будут загружены необходимыми числами. В противном случае случайный запрос ПД (DRQ) от пери-

Обслуженный канал

ферийного устройства может вызвать цикл ПД, что приведет к порче данных в памяти Состояние 1 в разряде 4 РгР устанавливает режим циклического сдвига приоритетов В зтом режиме после каждого цикла ПД (но не каждого запроса ПД) приоритет каждого канала изменяется. Канал, который только что был обслужен, будет иметь самый низкий при оритет, а остальные каналы получат приоритет, следующий по уровню, как показаио в табл. 3.24.

Если разряд 4 установлен в О, каждый канал ПД имеет фиксированный приоритет В режиме фиксированных приоритетов канал О имеет .наивысший приоритет, а канал 3 - самый низкий.

Циклический сдвиг приоритетов предотвращает монополизацию одного из каналов ПД, последовательность циклов ПД будет обслуживать различные каналы, если разрешено об. служивание более одного канала Все операции ПД начинаются с первоначального присвоения каналу О наивысшего приоритета для перво-10 цикла ПД.

Состояние 1 в разряде 5 РгР устанавливает режим удлиненной записи В этом случае

продолжительность сигналов и WRIO увеличивается путем более ранией их активизации в цикле ПД Передача данных в микропроцессорной системе на основе БИС КР580ВМ80А реализуется асинхронно, чтобы можно было использовать различные типы памяти и устройств ввода/вывода с различным временем доступа к памяти Если к устройству в указанный интервал времени доступ невозможен, то оно выдает в микросхему сигнал Отсутствие готовности , тем самым заставляя ее войти в один или более тактов ожидания готовности

Некоторые устройства отличаются достаточным быстродействием, чтобы получить к ним доступ без использования тактов ожидания готовности Для этого такие устройства должны генерировать свой сигнал Готовность одновременно с появлением фронта сигнала или ЮО Однако в процессе формирования сигнала Готовность он задерживается, что может заставить микросхему войти в такт ожидания готовности Для вычислительных систем с этим типом устройств режим удлиненной записи обеспечивает другие временные соотношения для сигналов WR и WRIO, которые дают возможность устройст-

вам раньше выдать сигнал Готовность и, следовательно, исключить 1акты ожидания для микросхемы, что увеличивает пропускную способность системы.

Состояние 1 в разряде 6 РгР устанавливает режим КС-стоп , при котором после появления сигнала ГС обслуженный канал ПД оказывается запрещенным В результате автоматически прекращаются всякие операции ПД в данном канале Разряд разрешения для данного канала должен быть перепрограммирован для продолжения или начала следующей операции ПД

Если разряд 6 установлен в О, то появление сигнала ГС не запрещает дальнейшее использование канала В этом случае сигнал информирует периферию об окончании операции ПД

При наличии 1 в разряде 7 РгР устанавливается режим автозагрузки. Этот режим позволяет каналу 2 многократно передавать массив данных без программного вмешательства Регистры канала 2 устанавливаются, как обычно, для одной передачи массива. Регистры канала 3 в это время хранят параметры массива для переустановки регистров канала 2 (начальный адрес ПД, число циклов и направление передачи) После первой передачи массива данных >4ерез канал 2 и появления сигнала ТС параметры, хранимые в регистрах канала 3, автоматически загружаются в соответствующие регистры канала 2 Заметим, что воз можности режима КС-стоп не воздействуют на канал 2, когда разряд 7 устаповлен в 1

Если разряд 7 установлен в 1, то начальные параметры для канала 2 автоматически дублируются в регистрах канала 3 при программировании канала 2, Это обеспечивает многократную передачу массива программированием только одного канала Операция многократной передачи массива может быть использована для регенерации изображения на электронно-лучевой трубке. Каиалы 2 и 3 могут быть загружены также разными параметрами при условии, что канал 2 загружается раньше, чем канал 3 Следует заметить, что в ре жиме автозагрузки доступен для работы канал 3, если нет запроса ПД по каналу 2 и разряд разрешения катала 3 РгР установлен в 1, но использование этого канала будет изменять значения параметров, которые должны загрузиться в канал 2.

При использовании режима автозагрузки для операций по связываиню массивов данных (цепочка данных) надо перезагружать программно регистры канала 3 новыми парамет-)ами для передачи следующего массива данных (яжтый раз, когда в микросхеме происходит потмена данных канала 2 содержимым канала 3, в регистре состояния (РгС) аппаратно устанавливается разряд 4 Флаг обновления данных При этом подмена происходит с со-хоанением информации в регистрах канала 3 Повторный запуск канала 2 происходит в начале следующего цикла ПД канала 2 после появления сигнала ГС Это первый цикл ПД нового массива данных для канала 2. Разряд

Флаг обновления данных в РгС сбрасывается аппаратио в конце этого цикла Для операций по связыванию массивов данных разряд Флаг обновления данных в регистре состояния каналов может контролироваться микросхемой КР58ОВМ80А, чтобы определить, когда параметры следующего массива данных могут быть гарантированно загружены в канал 3 В разрядах О-3 РгС аппаратно устанавливается Флаг заверщения обслуживания по соответствующему каналу после выработки сигнала ТС Флаг заверщения обслуживания может также контролироваться процессором, однако в результате считывания флаг сбрасывается Флаг завершения обслуживания и Флаг обновления данных в РгС могут быть сброшены также сигналом SR или отказом от режима автозагрузки путем перепрограммирования РгР

Установка разрядов О-3 регистра установки режимов разрешает работу каждого из каналов Если разряд установлен в О, то соответствующий канал блокируется.

Схема управления периферийными устройствами осуществляет прием, формирование и выдачу сигналов, обеспечивающих обмен информацией между процессором и микросхемой КР580ВТ57, между памятью и периферийными устройствами. Если процессор загружает или читает один из регистров микросхемы КР580ВТ57 (последняя является пери ферийиым устройством на системной шине), то микросхема получает сигнал RD 10 или WR 10 при CS - 0, декодирует младшие адресные разряды АО-A3 и либо записывает содержимое шины дашых ка адресуемый раз-рядами АО-A3 регистр микросхемы (WR 10= =0), либо выдает содержимое этого регистра на шину данных при RD 10=0

В состоянии обслуживания, когда микро схема управляет системными шинами, схема генерирует сигналы RD 10 и WR (цикл запи си ПД) или WR 10 и RD (цикл чтения ПД). которые управляют каналом данных, связанным с периферийным устройством Если микросхема является периферийным устройством по отношению к процессору, то сигнал RD 10 = 0, поступивший на вход RD 10=0, разрешает считывание с 8-разрядного регистра состояния каналов или старшего (младшего) байта 16-разрядного регистра адреса, или регистра числа циклов.

Если микросхема находится в состоянии программирования, то вывод WR 10 является входом, а сигнал WR 10-0 позволяет содержимое шины данных загрузить в 8-разряднын регистр установки режима нли старший (младший) байт в 16-разрядный регистр адреса или регистр числа циклов.

Четыре младшие адресные шины АО-АЗ двунаправленные. В режиме программирования они являются входами, которые выбирают один нз регистров микросхемы для считыва-, имя или записи информации В режиме обслу-

живания они являются выходами, на которых устанавливаются младшие четыре разряда 16-разрядного адреса памяти, i еиерируемого микросхемой.

Ьуферная схема данных (БД) представляет собой 8 разрядную двунаправленную шину i тремя состояниями, соединяющую микросхе му с системной шиной данных

Двунаправленная шина данных DO-D7 с тремя состояниями При программировании в режиме записи восемь бит данных для ретл стра адреса, регистра числа циклов или регисг ра установки режима передаются через шину 1анных из процессора. При чтении процессором содержимого регистра адреса, регистра числа циклов или регистра состояния каналов данные передаются в процессор также через шину данных В течение циклов ПД (копа микросхема управляет системной шиной) она выдает старшие восемь разрядов адреса памя ти (из одного из регистров адреса ЗУ) Эти разряды адреса выдаются в начале каждого цикла ПД Затем шина данных освобождается для обмена данными между памятью и периферией в течение оставшейся части цикла ПД

Необходимым условием для обслуживания канала прямого доступа к памяти является поступление на микросхему из периферии сиг нала запроса DRQ, в результате чего микро схема вырабатывает сигнал Запрос захвата HRQ для передачи его на ппоцессор По полу чении от микропроцессора сигнала Подтверж дение захвата HLDA микросхема осущест вляет:

управление системной шиной,

подтверждение запроса периферийного уст ройства, которое подключено к каналу с наивысшим приоритетом,

выдачу младших восьми разрядов адреса памяти на системные адресные шины АО-А7, а старших восьми разрядов адреса на ши ну данных D0-D7;

генерацию соответствующих сигналов уп равлеиия RD или WR 10, RD 10. WR, кото рые побуждают периферийное устройство по лучить байт данных из ячейки или передать его в ячейку памяти За один цикл работы микросхема передает один байт данных, причем в первом цикле вырабатывается адрес ячейки, равный начальному адресу, а в каждом по следующем адрес увеличивается на 1 до тех пор, пока число циклов обращений к памяти не станет равным заданному

Микросхема управляет системной шнной н повторяет последовательность передач до тех пор, пока периферийное устройство сохраняет свой запрос Так микросхема может передать массив данных в быстродействующее периферийное устройство или выбрать его из этого устройства в один прием Когда указанное количество байт передано, микросхема выдает сигнал Конец счета ТС, информируя о завершении передачи данных

В процессе выполнения циклов ПД (систем ные шины находятся под управлением микро схемы) имеются три различных режима ра боты-